图表内容
图表54英特尔首先在45nm制程中提出High-k技术
HK+MG
Transistor
Metal Gate
High-k
Silicon substrate
zoL.com.cn
研究报告节选:
高端制程下对 High-k 材料的需求导入 ALD 沉积技术。进入 45nm 制程特别是 28nm之后,传统的 SiO2 栅介质层薄膜材料厚度需缩小至 1 纳米以下,将产生明显的量子隧穿效应和多晶硅耗尽效应,导致漏电流急剧增加,器件性能急剧恶化,已不能满足技术发展的要求。而高 k(介电常数)氧化物作为栅介质层,可以在降低等效氧化物厚度(EOT)的同时,抑制漏电流的产生。由于高 k 的栅介质层厚度往往小于 10nm,所需的膜层很薄(通常在数纳米量级内),Intel 公司在半导体工业 45nm 以后,随着高介电材料的应用,引入了 ALD 技术沉积高介电材料。